Vad är RISC V-processor: arkitektur, arbete och dess tillämpningar

RISC V är en instruktionsuppsättningsarkitektur utvecklad av University of California, Berkeley. Konceptet med RISC motiverades av sanningen att de flesta av processorinstruktionerna inte användes av de flesta datorprogram. Så onödig avkodningslogik användes inom designen av processorer , förbrukar mer ström såväl som yta. För att förkorta instruktionsuppsättningen & för att investera mer inom registerresurserna RISC V-processor genomfördes.

Denna teknik uppmärksammades av många teknikjättar och nystartade företag eftersom den är helt öppen källkod och gratis. De flesta typer av processorer är tillgängliga med ett licensavtal, dock med denna typ av processor; vem som helst kan göra sina nya processordesigner. Så den här artikeln diskuterar en översikt över en RISC V-processor – som fungerar och dess tillämpningar.

Vad är RISC V-processor?

I RISC V-processorn står termen RISC för 'reduced instruction set computer' som exekverar få datorinstruktioner medan 'V' står för 5:e generationen. Det är en hårdvaru-ISA med öppen källkod (instruction set architecture) baserad på den etablerade principen om RISK .

Jämfört med andra ISA-designer är denna ISA tillgänglig med en öppen källkodslicens. Så ett antal tillverkningsföretag har tillkännagett och även försett RISC-V-hårdvara med operativsystem med öppen källkod.

Detta är en ny arkitektur och är tillgänglig i öppna, icke-restriktiva och fria licenser. Denna processor har omfattande stöd från chip- och enhetstillverkare. Så det är främst utformat för att vara fritt utbyggbart och anpassningsbart för att användas i många applikationer.

RISC V Historia

RISC uppfanns av prof. David Patterson omkring 1980 vid University of California, Berkeley. Prof. David och Prof. John Hennessy lämnade in sina ansträngningar i två böcker, nämligen 'Computer Organization and Design' och 'Computer Architecture at Stanford University. Så de fick ACM A.M. Turingpriset 2017.

Från år 1980 till år 2010 startade RISC femte generationens utvecklingsforskning och kom till slut att identifieras som RISC-V som uttalas som risk fem.

RISC V Architecture & Working

RV12 RISC V-arkitekturen visas nedan. RV12 är mycket konfigurerbar med en enkelkärnig RV32I och RV64I-kompatibel RISC CPU som används i inbäddade fält. RV12 kommer också från en 32- eller 64-bitars CPU-familj beroende på den industriella standarden RISC-V-instruktionsuppsättningen.

RV12 exekverar helt enkelt en Harvard-arkitektur för samtidig åtkomst till både instruktioner och dataminne. Den innehåller också en 6-stegs pipeline som hjälper till att optimera överlappningar mellan exekveringen samt minnesåtkomster för att förbättra effektiviteten. Den här arkitekturen inkluderar huvudsakligen Branch Prediction, Data Cache, Debug Unit, Instruction Cache och valfria multiplikator- eller divisionsenheter.

Huvudfunktionerna i RV12 RISC V inkluderar följande.

• Det är en instruktionsuppsättning av industristandard.
• Parametriserad med 32 eller 64 bitars data.
• Den har precisa och snabba avbrott.
• Anpassade instruktioner tillåter tillägg av proprietära hårdvaruacceleratorer.
• Utförande av enkel cykel.
• Sexstegs pipeline med optimerande vikt.
• Stöd med minnesskydd.
• Valfria eller parametriserade cacher.
• Extremt parametriserad.
• Användare kan välja 32/64-bitars data & Branch Prediction Unit.
• Användare kan välja instruktions-/datacacher.
• Användarvalbar struktur, storlek och arkitektur för cachen.
• Hårdvaruavdelare eller multiplikatorstöd genom användardefinierad latens.
• Bussarkitekturen är flexibel vilket stöder Wishbone & AHB.
• Denna design optimerar kraften och storleken.
• Designen är helt parametriserad vilket ger prestanda eller kraftavvägningar.
• Gated CLK-design för att minska kraften.
• Programvarustöd enligt industristandard.
• Arkitektonisk simulator.
• Eclipse IDE används för Linux/Windows.

RISC V Execution Pipeline

Det inkluderar fem steg som IF (instruktionshämtning), ID (instruktionsavkodning), EX (exekvering), MEM (minnesåtkomst) och WB (registeråterskrivning).

Instruktionshämtning

I instruktionshämtning eller IF-steget läses en enda instruktion från programräknaren (PC) och instruktionsminnet som uppdateras till nästa instruktion.

Instruktion föravkodning

När RVC-stöd är tillåtet kommer instruktionsföravkodningssteget att avkoda en 16-bitars komprimerad instruktion till en inbyggd 32-bitars instruktion.

Instruktionsavkodning

I instruktionsavkodningsstadiet (ID) tillåts registerfilen och förbikopplingskontrollerna bestäms.

Kör

I Execute-stadiet beräknas resultatet för en ALU-, DIV-, MUL-instruktion, minnet som tillåts för en Store- eller Load-instruktion, och grenar och hopp mäts mot deras förväntade resultat.

Minne

I detta minnessteg nås minnet via pipeline. Inkluderandet av denna fas säkerställer rörledningens höga prestanda.

Skriv tillbaka

I detta skede skrivs resultatet av exekveringsfasen in i registerfilen.

Branch Predictor

Denna processor inkluderar en grenprediktorenhet eller BPU som används för att lagra tidigare data för att vägleda RISC V-processorn vid beslut om huruvida en specifik gren tas eller inte. Dessa prediktordata uppdateras helt enkelt när grenen körs.

Denna enhet innehåller olika parametrar som bestämmer dess beteende. Till exempel används HAS_BPU för att bestämma om en gren förutsäger att en enhet är närvarande, BPU_GLOBAL_BITS kommer att bestämma hur många tidigare bitar som ska användas och BPU_LOCAL_BITS kommer att bestämma hur många av LSB i programräknaren som ska användas. Kombinationen av BPU_LOCAL_BITS & BPU_GLOBAL_BITS kommer att skapa en vektor som huvudsakligen används för att adressera Branch-Prediction-Table.

Datacache

Detta används främst för att påskynda åtkomsten av dataminne genom att buffra nya platser i minnet. Detta kan hantera halvords-, byte- och ordåtkomster när  XLEN = 32 om de ligger på sina egna gränser. Det är också kapabelt att hantera halvords-, byte-, ord- och dubbelordsåtkomster när XLEN=64 om de är på sina egna gränser.

Under en cachemiss kan ett helt block skrivas tillbaka till minnet, så vid behov kan ett nytt block laddas in i cachen. Datacachen inaktiveras genom att ställa in DCACHE_SIZE på noll. Efter det nås minnesplatser direkt via Datagränssnitt .

Instruktionscache

Detta används främst för att påskynda hämtningen av instruktioner genom att buffra nyhämtade instruktioner. Denna cache används för att hämta ett paket för varje cykel på valfri 16-bitarsgräns men inte över en blockgräns. Under en cachemiss kan ett helt block laddas från instruktionsminnet. Konfigurationen av denna cache kan göras baserat på användarens behov. Storleken på cachen, ersättningsalgoritmen och blocklängden är konfigurerbar.

Instruktionscykeln kommer att inaktiveras genom att ställa in ICACHE_SIZE på noll. Därefter hämtas paket direkt från minnet via Instruktionsgränssnitt.

Felsökningsenhet

Debug-enheten kommer att tillåta felsökningsomgivningen att stanna och undersöka CPU:n. Huvudfunktionerna i detta är Branch Tracing, Single Step Tracing upp till 8- Hardware Breakpoints.

Registrera fil

Detta är designat med 32 registerplatser från X0 till X31 där X9 Register alltid är noll. Registerfilen innehåller 1-skrivportar och 2-läsportar.

Konfigurerbart gränssnitt

Detta är ett externt gränssnitt där denna processor stöder olika externa bussgränssnitt.

Hur fungerar RISC V?

RISC-V är en instruktionsuppsättningsarkitektur som är rotad inom RISC-principerna (reduced instruction set computer). Denna processor är mycket unik och även revolutionerande eftersom den är en gratis, vanlig och öppen källkods-ISA där hårdvara kan utvecklas, programvaran kan portas och processorer kan designas för att stödja den.

Skillnad B/W RISC V Vs MIPS

Skillnaden mellan RISC V och MIPS inkluderar följande.

Skillnad B/W RISC V Vs ARM

Skillnaden mellan RISC V och ARM inkluderar följande.

RISC V Verilog-kod

Instruktionsminnets verilog-kod för RISC visas nedan.

// Verilog-kod för RISC-processor
// Verilog-kod för instruktionsminne

module Instruction_Memory(
input[15:0] pc,
output[15:0] instruktion
);

reg [`kol – 1:0] minne [`row_i – 1:0];
tråd [3 : 0] rom_addr = pc[4 : 1];
första
Börja
$readmemb(“./test/test.prog”, minne,0,14);
slutet
tilldela instruktion = minne[rom_addr];

slutmodul

Verilog-kod för 16-bitars RISC V-processor:

modul Risc_16_bit(
ingång clk
);

trådhopp,bne,beq,mem_read,mem_write,alu_src,reg_dst,mem_to_reg,reg_write;
tråd[1:0] alu_op;
tråd [3:0] opcode;

// Datapath

Datapath_Unit DU
(
.clk(clk),
.jump(hoppa),
.frog(groda),
.mem_read(mem_read),
.mem_write(mem_write),
.alu_src(alu_src),
.reg_dst(reg_dst),
.mem_to_reg(mem_to_reg),
.reg_write(reg_write),
.bne(bne),
.alu_op(alu_op),
.opcode(opcode)
);

// styrenhet
Kontroll_Enhetskontroll
(
.opcode(opcode),
.reg_dst(reg_dst),
.mem_to_reg(mem_to_reg),
.alu_op(alu_op),
.jump(hoppa),
.bne(bne),
.frog(groda),
.mem_read(mem_read),
.mem_write(mem_write),
.alu_src(alu_src),
.reg_write(reg_write)
);
slutmodul

Instruktionsuppsättningar

RISC V-instruktionsuppsättningarna diskuteras nedan.

Aritmetiska operationer

RISC V aritmetiska operationer listas nedan.

Logiska operationer

RISC V logiska operationer listas nedan.

Last-/butiksoperationer

RISC V-lastnings-/lagerverksamheten listas nedan.

Filialverksamhet

RISC V-förgreningsverksamheten listas nedan.

Fördelar

De fördelarna med RISC V-processor inkluderar följande.

• Genom att använda RISCV kan vi spara utvecklingstid, mjukvaruutveckling, verifiering etc.
• Denna processor har många fördelar som enkelhet, öppenhet, modularitet, ren design och utbyggbarhet.
• Detta stöds av flera språkkompilatorer som GCC (GNU Compiler Collection), en friprogramkompilator och genom Linux OS .
• Detta kan användas av företag fritt på grund av inga royalties, inga licensavgifter och inga villkor.
• RISC-V-processorn innehåller inga nya eller innovativa funktioner eftersom den helt enkelt följer etablerade principer för RISC.
• I likhet med flera andra ISA definierar denna processorspecifikation helt enkelt olika instruktionsuppsättningsnivåer. Så detta innehåller 32 & 64-bitars varianter samt tillägg för att ge stöd för flyttal instruktioner.
• Dessa är gratis, enkla, modulära, stabila, etc.

Nackdelar

De nackdelar med RISC V-processorn inkluderar följande.

• Komplexa instruktioner används ofta av kompilatorer och programmerare.
• O/p för en RISC kan ändras baserat på koden när efterföljande instruktioner inom en loop beror på den tidigare instruktionen för exekvering.
• Dessa processorer behöver spara en mängd olika instruktioner snabbt, vilket kräver ett stort cacheminne för att svara på instruktionen inom rätt tid.
• De kompletta funktionerna, funktionerna och fördelarna med RISC beror huvudsakligen på arkitekturen.

Ansökningar

De tillämpningar av RISC V processor inkluderar följande.

• RISC-V används i inbyggda system, artificiell intelligens och maskininlärning.
• Dessa processorer används i högpresterande inbyggda systemapplikationer.
• Denna processor är lämplig att använda inom vissa speciella områden som edge computing, AI och lagringsapplikationer.
• RISC-V är viktigt eftersom det tillåter mindre enhetstillverkare att designa hårdvara utan att betala.
• Denna processor tillåter helt enkelt forskarna och utvecklarna att designa såväl som forskning med en fritt tillgänglig ISA- eller instruktionsuppsättningsarkitektur.
• Tillämpningarna av RISC V sträcker sig från små inbyggda mikrokontroller till stationära datorer och superdatorer inklusive vektorprocessorer.

Detta är alltså en översikt över en RISC V-processor – arkitektur, arbete med applikationer. Här är en fråga till dig, vad är en CISC-processor?